CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

Towards Supply-Grid-Based Derating of Timing Margins

Lars Svensson (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Johnny Pihl ; Daniel Andersson ; Björn Nilsson (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Per Larsson-Edefors (Institutionen för data- och informationsteknik, Datorteknik (Chalmers))
2009 IEEE Workshop on Signal Propagation on Interconnects, SPI '09; Strasbourg; France; 12 May 2009 through 15 May 2009 (2009)
[Konferensbidrag, refereegranskat]

We investigate the influence of a realistic supply voltage network on the timing margins for a commercially-available 32-bit processor chip. Detailed models of the supply network and switching activity produce a spatial map of the supply voltage waveforms. We relate these waveforms to the expected excess logic delays, and estimate the required derating of the critical setup paths.


Article number 5089868



Denna post skapades 2009-05-13. Senast ändrad 2016-09-14.
CPL Pubid: 93958

 

Läs direkt!


Länk till annan sajt (kan kräva inloggning)


Institutioner (Chalmers)

Institutionen för data- och informationsteknik, Datorteknik (Chalmers)

Ämnesområden

Elektronik

Chalmers infrastruktur