CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

High-Accuracy Architecture-Level Power Estimation for Partitioned Arrays in a 65-nm CMOS BPTM Process

Minh Quang Do (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Per Larsson-Edefors (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Mindaugas Drazdziulis (Institutionen för data- och informationsteknik, Datorteknik (Chalmers))
Proceedings of the 10th Euromicro Conference on Digital System Design, Architecture, Methoods and Tools (DSD 2007) (2007)
[Konferensbidrag, refereegranskat]


Denna post skapades 2007-09-07. Senast ändrad 2016-09-14.
CPL Pubid: 47265

 

Institutioner (Chalmers)

Institutionen för data- och informationsteknik, Datorteknik (Chalmers)

Ämnesområden

Elektronik

Chalmers infrastruktur