CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

Process optimization for SiGe pMOSFETs using low temperature oxides on ultra-thin cap layers

M.J. Johansson ; M. Y. A. Yousif (Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik) ; Per Lundgren (Institutionen för mikroteknologi och nanovetenskap) ; Stefan Bengtsson (Institutionen för mikroteknologi och nanovetenskap)
Physica Scripta T (0281-1847). Vol. T114 (2004), p. 97-99.
[Konferensbidrag, refereegranskat]

We optimized the oxidation and annealing processes for SiGe quantum-well (QW) p-channel Metal-Oxide-Semiconductor Field-Effect Transistors (pMOSFETs) to maintain the strain in the channel and to suppress or eliminate the Si cap layer parasitic conduction. We fabricated and investigated poly-Si gated MOS capacitors incorporating 2nm low-temperature furnace oxides and optimized ultra-thin Si-cap layers. For these structures, we found that a rapid thermal annealing (RTA) thermal budget of 950°C, 30s could serve as a proper choice for gate dopants activation. © Physica Scripta 2004.

Denna post skapades 2014-08-07. Senast ändrad 2015-12-17.
CPL Pubid: 201044


Läs direkt!

Länk till annan sajt (kan kräva inloggning)

Institutioner (Chalmers)

Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik (2003-2006)
Institutionen för mikroteknologi och nanovetenskap


Elektroteknik och elektronik

Chalmers infrastruktur