CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

Viterbi Accelerator for Embedded Processor Datapaths

Muhammad Waqar Azhar (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Magnus Själander (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Ali Hasan (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Akshay Vijayashekar (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Tung Hoang-Thanh (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Kashan Khurshid Ansari (Institutionen för data- och informationsteknik (Chalmers)) ; Per Larsson-Edefors (Institutionen för data- och informationsteknik, Datorteknik (Chalmers))
2012 IEEE 23rd International Conference on Application-Specific Systems, Architectures and Processors, ASAP 2012, Delft, 9 - 11 July 2012 (1063-6862). p. 133-140. (2012)
[Konferensbidrag, refereegranskat]

We present a novel architecture for a lightweight Viterbi accelerator that can be tightly integrated inside an embedded processor. We investigate the accelerator’s impact on processor performance by using the EEMBC Viterbi benchmark and the in-house Viterbi Branch Metric kernel. Our evaluation based on the EEMBC benchmark shows that an accelerated 65-nm 2.7-ns processor datapath is 20% larger but 90% more cycle efficient than a datapath lacking the Viterbi accelerator, leading to an 87% overall energy reduction and a data throughput of 3.52 Mbit/s.

Nyckelord: accelerator, embedded processor, energy efficiency, hardware/software codesign, Viterbi decoding



Den här publikationen ingår i följande styrkeområden:

Läs mer om Chalmers styrkeområden  

Denna post skapades 2012-05-08. Senast ändrad 2016-09-14.
CPL Pubid: 157412

 

Läs direkt!

Lokal fulltext (fritt tillgänglig)

Länk till annan sajt (kan kräva inloggning)