CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

LV*: A Low Complexity Lazy Versioning HTM Infrastructure

Anurag Negi (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Mrida Mohammad Waliullah (Institutionen för data- och informationsteknik, Datorteknik (Chalmers)) ; Per Stenström (Institutionen för data- och informationsteknik, Datorteknik (Chalmers))
Proceedings - 2010 International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, IC-SAMOS 2010 p. 231-240. (2010)
[Konferensbidrag, refereegranskat]

Nyckelord: Hardware transactional memory, Parallel architectures



Denna post skapades 2010-09-09. Senast ändrad 2016-06-28.
CPL Pubid: 125833

 

Läs direkt!


Länk till annan sajt (kan kräva inloggning)


Institutioner (Chalmers)

Institutionen för data- och informationsteknik, Datorteknik (Chalmers)

Ämnesområden

Information Technology

Chalmers infrastruktur

Relaterade publikationer

Denna publikation ingår i:


Techniques to Reduce Inefficiencies in Hardware Transactional Memory Systems