CPL - Chalmers Publication Library
| Utbildning | Forskning | Styrkeområden | Om Chalmers | In English In English Ej inloggad.

RSFQ Parallel Multiplier

Irina Kataeva (Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik) ; Henrik Engseth (Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik) ; Elena Tolkacheva (Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik) ; Anna Kidiyarova-Shevchenko (Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik)
Applied Superconductivity 2003, EUCAS sorrento Italy, conference series number 181 (2003)
[Konferensbidrag, övrigt]

This work presents the design of RSFQ parallel multiplier suitable for implementation of the superconducting digital signal processor for interference cancellation in 3G cellular systems. We have designed the parallel multiplier which consists of N M-bits serial adders based on the T1 cells for M ×N sign multiplication. This multiplier consumes 74×M×N Josephson junctions. The 2-bit and 4-bit parallel multipliers have been designed for TRW’s 8 kA/cm2 process. The maximum VHDL simulated clock speed and one bit effective area are 39 GHz and 300 × 300 μm2 correspondingly.

Nyckelord: RSFQ, Parallel, Multiplier



Denna post skapades 2007-01-15.
CPL Pubid: 10064

 

Läs direkt!


Länk till annan sajt (kan kräva inloggning)


Institutioner (Chalmers)

Institutionen för mikroteknologi och nanovetenskap, Fasta tillståndets elektronik (2003-2006)

Ämnesområden

Övrig elektroteknik, elektronik och fotonik
Övrig teknisk fysik

Chalmers infrastruktur

Relaterade publikationer

Denna publikation ingår i:


Experimental Verification of Superconductor Digital Circuits


Superconductor Digital Signal Processor